"수평에서 수직으로"...삼성전자-IBM, 성능 2배 향상 반도체 기술 'VTFET' 개발

한정된 면적에서 트랜지스터 집적도 높이는 기술
기존 수평 방식 넘어 수직으로 트랜지스터 쌓아
핀펫 공정 대비 전력 사용량 최대 85% 절감

 

삼성전자와 IBM이 공동 개발한 VTFET 웨이퍼의 모습. (출처=IBM)

 

삼성전자와 IBM이 수직(vertical) 트랜지스터 아키텍처를 활용한 신규 반도체 디자인(VTFET, Vertical Transport Field Effect Transistors)을 15일 발표했다.

 

이번에 발표한 신규 디자인은 기존 스케일링 된 핀펫(finFET) 아키텍처 대비 전력 사용량을 최대 85%까지 절감할 수 있다. 

 

그동안 반도체 생산에 적용됐던 무어의 법칙은 현재 빠른 속도로 한계에 직면하고 있다. 점점 더 많은 트랜지스터가 한정된 면적에 포함되어야 함에 따라, 물리적인 면적 자체가 부족해지기 때문이다. 무어의 법칙은 반도체 회로 내 집적되는 트랜지스터의 수가 2년마다 두 배씩 증가한다는 의미를 담고 있다.

 

삼성전자와 IBM은 한정된 면적을 극복하기 위해 기존 수평 방식에서 수직 방식으로 방법을 전환했다. 기존 트랜지스터는 반도체 표면에 수평으로 배치해 전류가 측면 또는 좌우로 흐를 수 있게 설계됐지만, 이번에 개발한 기술은 칩 표면에 수직으로 트랜지스터를 쌓아 수직 또는 상하로 전류를 흐르게 했다. 

 

기존 트랜지스터는 반도체 표면에 수평으로 배치해 전류가 측면 또는 좌우로 흐를 수 있게 설계됐다. IBM과 삼성전자는 새로운 VTFET 기술을 통해 칩 표면에 수직으로 트랜지스터를 쌓아 수직 또는 상하로 전류를 흐르게 하는 데 성공했다.

 

무케시 카레(Mukesh Khare) IBM 리서치 하이브리드 클라우드 및 시스템 담당 부사장은 "이번 기술은 기존 관습에 도전하며, 일상과 비즈니스를 개선하고 환경에 미치는 영향을 줄이는 새로운 혁신을 제공할 것"이라고 말했다.

 

VTFET 웨이퍼 근접 촬영 사진. (출처=IBM)

# VTFET 공정이 가지는 의미는

 

VTFET 공정은 칩 설계자들이 한정된 면적에 더 많은 트랜지스터를 집적할 수 있게 하며, 무어의 법칙이 가진 한계를 극복하고 성능을 높이는데 많은 장벽을 해결할 수 있다. 이 공정은 트랜지스터의 접점을 개선해 전류 낭비를 줄이는 동시에 더 많은 전류가 흐를 수 있게 지원한다. 전반적으로 새로운 공정 기술은 기존 핀펫 공정 칩 대비 2배 높은 성능 또는 전력 사용량을 85% 절감할 수 있다.

 

# VTFET 공정으로 기대되는 효과는

 

이 공정을 토대로 일주일 동안 충전 없이 사용할 수 있는 핸드폰 배터리를 만들 수 있고, 암호화폐 채굴 및 데이터 암호화 등 높은 전력을 필요로 하는 작업의 전력 사용량 및 탄소 배출량을 절감할 수 있다. 전력 소비량이 낮은 사물인터넷(IoT) 및 에지 기기를 지속 확대해 해양부표, 자율주행차, 우주선 등 보다 다양한 환경에서 기기를 운용할 수 있도록 지원할 수 있다.

 

# IBM과 삼성전자의 협업 사례는

 

삼성전자 5나노 공정을 이용해 IBM 칩을 생산할 예정이다. 이렇게 생산된 칩은 IBM의 자체 서버 플랫폼에서 활용될 방침이다. 2018년 삼성이 IBM의 7나노 칩을 제조할 것이라고 발표한 이후, 해당 칩은 올해 초 IBM 파워10 서버 제품군에 탑재됐다. 아울러, 올해 초 공개된 IBM 텔럼 프로세서(IBM Telum Processor) 또한 IBM의 설계를 기반으로 삼성전자가 제조한 제품이다.

 

AI타임스 김동원 기자 goodtuna@aitimes.com

 

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